为了更好地理解接地反弹，可以看下面的推挽电路，该电路可以提供逻辑低或者逻辑高输出。
MOS管栅极处的输入逻辑高信号将导致P沟道MOS管将其Vss与输出断开，并导致N沟道MOS管将输出连接到GND。
将 IC 芯片上的焊盘连接到 IC 封装的引脚上是微小的键合线，这些必需具有少量电感，由上面的简化电路建模。电路中当然也存在一定量的电阻和电容，这些电阻和电容没有建模，也不一定需要理解。
全桥开关的等效电路中显示了3个电感，电感符号代表封装电感（IC封装设计固有的电感），电路输出连接到一些元件。
想象一下输入在很长一段时间后保持在逻辑电平后遇到这个电路。这种状态会导致上部晶体管通过上部MOS管将电路的输出连接到Vss。经过适当长的时间后，LO和LA将存在稳定的磁场，并且ΔVO、ΔVA和ΔVB的电势差为0伏，迹线中将存储少量电荷。
一旦输入逻辑切换到低电平，上部 MOS管 就会断开 Vss 与输出的连接，下部栅极将触发下部 MOS管将电路的输出连接到 GND。此时输入逻辑发生变化，结果在整个系统中移动。
即使是电气连接，输出和接地之间的电位差也不会立即处于0V。记住，输出之间处于Vss，而MOS管 B 的源极之间处于0V电位。当输出线放电时，先前的电位差将导致电流流动。
电感 LB和 LO 改变 MOS管 源极和漏极电势。这是一个问题，因为 MOS管 栅极电压以芯片封装上的地为参考。当电路在栅极触发阈值附近振荡时，输入电压可能不再足以保持栅极打开或导致其多次打开。
当电路再次切换时，一组类似的情况将导致在 ΔVA 上建立电势，从而将 MOSFET A 的源极电压降低到触发阈值以下。
但接地反弹的影响不仅限于IC芯片。正如ΔVB 迫使 MOS管 源极电势高于 0V 一样，它也迫使电路 GND 电势低于 0V。你看到的很多描述接地反弹的图像都显示了外部影响。
如果同时切换多个门，则效果会更加复杂，并可能完全破环电路。你可以在下面的示例中看到反弹。下图显示了连接并激活了显著GND和Vss反弹。
这里，开关期间在3.3V线路上产生约1V的噪声，该噪声在最终落入背景线路噪声之间继续在信号线路中明显谐振。
噪声不仅限于正在开关的门。开关门连接到IC电源引脚，而PCB通常共享公共电源和接地轨。意味着 噪声可以通过芯片上的 Vss 和接地的直接电气连接到 PCB上走线的耦合轻松传递到电路中的其他位置。
减少地弹的首选解决方案是在每个电源轨和地之间安装SMD去耦电容，并尽可能靠近IC。远处的去耦电容具有很长的走线，会增加电感，因此安装在远离IC的地方对自己没有任何好处。当IC芯片上的晶体管切换状态时，会改变芯片上晶体管和本地电源轨的电位。
去耦电容为IC提供临时、低阻抗、稳定的电位并限制反弹效应，防止其扩散到电路的其余部分。通过电容靠近IC，可以最大限度地减少PCB走线中的电感环路面积并减少干扰。
混合信号IC通常具有独立的模拟和数字电源引脚，你可以在每个电源输入引脚上安装去耦电容。电容应该位于IC和连接到PCB上相关电源层的多个过孔之间。
有时候，在物理上不可能将去耦电容放置在靠近IC的位置。但是，如果将其放置在远离IC的地方，则会产生电感环路，从而导致接地反弹问题更严重。如果这样的话，可以将去耦电容放置在IC下方PCB的另一侧。
实在不行，你可以使用相邻层上的铜在板内制造自己的电容，这样的电容被叫做嵌入式平面电容。由于PCB中由非常小的介电层隔开的平行铜浇注组成。这种类型电容的额外好处之一是唯一的成本是时间。
02使用电阻限制电流
使用串联限流电流电阻来防止过量电流流入和流出IC。这不仅有助于降低功耗并防止设备过热，而且还能限制从输出线通过MOS管流向Vss和GND的电流，从而减少接地反弹。
03使用布线来降低电感
如果可以的话，将返回路径保留在相邻走线和相邻层上，由于存在厚芯材料，电路板上第1层和第3层之间的距离通常是第1层和第2层之间距离的几倍。信号和返回路径之间任何不必要的分离都会增加该信号线的电感以及随后的地弹效应。
信号将通过IC的迂回路径到达接头引脚，并通过接地引脚返回迂回路径。
04其它PCB布局设计原则
- 在设计允许的情况下，尽可能使用焊盘内通孔
- 减少信号返回路径距离。距离的缩短将减少寄生电容。为了实现这一点，最好将组件放置在其接地点的正上方
- 勿使用插座或绕线板
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勿共用接地过孔或走线进行接地连接。建议使用单独的过孔和走线连接到接地层 -
勿将电容直接连接到输出 -
实施低压差分信号(LVDS) 作为 I/O 标准，该标准提供高带宽和高抗噪性 -
选择短引线封装以减少串联电感，还建议使用BGA -
使用坚固的接地层来减少 IR 损耗和电感，避免地面分割平面
