跳至内容
PCIe（Peripheral Component Interconnect Express）是取代传统 PCI、PCI-X 的串行互连标准。它通过点对点链路连接CPU/芯片组与外围设备，核心价值是提供高带宽、低延迟的双向数据传输，适配不同性能需求的硬件设备。PCIe是目前主流的高速串行I/O接口标准，用于计算机内部设备间的高速数据传输，已成为PC和数据中心的核心互连技术。
下图为PCIe 1.0到PCIe 7.0的速率差异。
PCIe 1.x升级到PCIe 2.x主要是线路速率升级，编码用的同样的方式8b/10b，所以数据量提升了1倍；
采用的8b/10b是每发送10位数据只有8位是有效的，带宽开销是20%，只有80%的数据是有效的；而128b/130b是每发送130位数据有128位是有效的，带宽开销是1.5%，有98.5%的数据是有效的；
编码效率从80%提高到98.5%，实际提高了23%的有效数据率。线路速率PCIe 2.0到PCIe 3.0从5GT/s提升到了8GT/s，增加了60%；综合提升效率2倍；
PCIe 3.x—PCIe 4.x—PCIe 5.x
PCIe 3.x一路升级到PCIe 5.x主要是线路速率升级，编码效率没有变化，所以数据量每次变化都是线路速率提高；
这一次的提升是革命化的，因为PCIe 6.0引入PAM4+FLIT编码方式，如下：
PAM4调制：不再使用传统NRZ的二电平信号，而是采用四电平信号，每个符号传输2bit数据；
FLIT模式：为了应对PAM4较高的错误率，PCIe 6.0将所有数据组织成固定大小的256字节“流控制单元”（FLIT）。这消除了编码开销，并实现了一种新的、更强大的纠错策略。
下图为PCIe 5.0到PCIe 6.0的主要差别及发布时间
NRZ和PAM-4的主要特征对比，NRZ只有2电平，PAM-4有4种电平，所以在同样的条件下，PAM-4传输位比RAZ多一倍，带来的要求就是信噪比需要提升9.5dB以实现跟RAZ相同的误码率。
图五为NRZ与PAM信号转换及眼图开度的比较图，有图可以看到NRZ的眼图只有一个，而PAM-4的眼图有三个，所以对信号的信噪比要求更加严格，当然在设计上也更加严格。对PCB的板材也有很高的要求，成本当然也更加高。
为了满足人工智能/机器学习、800G以太网、云计算和量子计算等新兴应用的需求，业界对高带宽、低延迟互连的需求持续增长。为了满足这些需求，PCI-SIG于2025年6月正式向其成员发布PCIe 7.0规范。下图为PCIe 6.0与PCIe 7.0的输出传输对比图。
PCI-SIG 总裁 Al Yanes 表示：“PCI Express 技术作为基础 I/O 互连引领行业发展，从汽车到数据中心服务器，无所不在。随着PCIe架构速度的提高，我们将继续拓展传统垂直市场，同时向令人兴奋的新垂直市场拓展，以满足对高带宽、低延迟互连的需求。”
PCI Express接口正以每三年翻倍的单通道带宽持续进化，PCIe 8.0预计将于2028年面世。回溯2002年，PCIe 1.0以单通道250MB/s的速率启航，历经2.0、3.0、4.0直至5.0代的演进，单通道带宽才提升至4GB/s。5.0标准在2022至2023年间才逐步普及于消费级PC。