第一部分：过孔及影响过孔阻抗的因素

随着越来越多的设计转向具有ps级边沿速率的高速串行链路，通道中的任何阻抗不连续性都会对信号质量产生不利影响。通道不连续性来自多个来源，必须仔细考虑每个来源。通道不连续性的一个常见被忽视的来源是信号过孔。Vias（过孔）可能会增加抖动（jitter）并减小眼图（eye opening）的张开度，这可能导致接收器错误地解析数据。

下图显示了高速串行链路中典型差分通孔的结构。通孔由信号线Trace IN或Trace Out通孔的焊盘、用于层转换的钻孔、非功能焊盘（NFP或未使用的焊盘）和通孔反焊盘间隙组成。在这个通孔中，100Ω差分信号线进入第1层的过孔并在第6层Trace Out，同时从第6层到电路板底部留下通孔残桩，以及分别在第3层和第8层上的两个非功能焊盘。

过孔可以表现为电容和/或电感不连续性。当信号通过过孔时，这些电容和电感寄生会导致信号退化。下图显示了一个简单的集总LC pi型电路来说明过孔电容和电感效应。

公式1给出了通孔电容的经验公式，公式2给出了通孔电感的经验公式

εr是相对介电常数，D1是过孔焊盘的直径，D2是反焊盘的直径，T是PCB的厚度，h是过孔长度，d是过孔筒直径。

过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间，降低了电路的速度，电容值越小则影响越小。

过孔本身就存在寄生电感，在高速数字电路的设计中，过孔的寄生电感带来的危害往往大于寄生电容的影响。过孔的寄生串联电感会削弱旁路电容的作用，减弱整个电源系统的滤波效用。

从式中可以看出，过孔的直径对电感的影响较小，而对电感影响最大的是过孔的长度。

为了最小化公式1中通孔的电容效应，使过孔焊盘的直径变小，同时增加反焊盘的直径。同样，最小化公式2中过孔柱的长度以降低过孔的电感。

标准过孔的代表性等效电路模型如下图所示。L1是进入过孔的第1层上的微带走线，L6是离开第6层上的过孔的带状线走线。当信号通过过孔时，它遇到的每个过孔焊盘都会贡献一些电容，而孔柱的每个部分都会增加电感。在这种情况下，Cpad1、Cpad3、Cpad6和Cpad8分别代表来自第1、3、6和8层上的通孔焊盘的电容贡献。类似地，L13、L36和L68分别对从第1层到第3层、第3层到第6层以及第6层到第8层的孔柱部分的电感贡献进行建模。

L68和Cpad8的串联组合代表第6层下面的通孔残桩，俗称Stub。当信号通过过孔时，这些电容、电感和残桩寄生会导致信号衰减。

虽然公式1和2不能直接应用于这个等效模型，但最小化过孔电容和电感的技术仍然适用。为了进一步理解这些参数单独的贡献，可以使用HFSS全波3D场模拟器来评估过孔的阻抗和s参数分布，并进行相应的优化。这些优化是理解公式1和2中描述的Cvia和Lvia的直接结果，包括以下内容：

减小电容的方法可以通过：

1.减小过孔焊盘

2.去掉非功能焊盘

3.增大反焊盘

减小电感的方法可以通过：

1.消除或减小残桩（Stub）

2.减小过孔长度并且背钻（Backdrill）

3.增加回流地孔

因此，要优化过孔的阻抗，通常我们只需要优化对应的电感值和电容值即可。不要忽略的是，过孔直径影响了电感值，这也是设计过孔阻抗需要考虑的一个重要点。

根据以上的知识，似乎很容易就可以喊出以下的结论：

①减小过孔焊盘，电容减小，阻抗变大；

②减小过孔直径，电感变大，阻抗变大；

③增大反焊盘，电容减小，阻抗变大；

④增大过孔长度，电感变大，阻抗变大；

⑤减小过孔残桩，电容减小，电感减小，LC谐振减小，阻抗变大；

解释①：D1减小，按照公式1代入C减小，那么脱离公式去理解，为什么焊盘减小，电容减小？焊盘减小，无非就是相对参考层的表面积减小，同时，距离增大，是不是电容C减小了。

解释②：d减小，按照公式2代入L增大，那么脱离公式去理解，为什么过孔直径减小，电感增大？电感本身是和走线长度有关系的，也与回路电感相关。常识告诉我们越细越长的走线L越大，越短越粗的走线L越小，减小孔径，过孔与回流路径的距离增大，互感减小，回路电感增大，所以孔径变细，L变大。

解释③：D2增大，按照公式1代入C减小，那么脱离公式去理解，为什么反焊盘增大，电容减小？反焊盘增大，无非就是过孔与参考平面的距离增大，等效成平板电容d增大，那么是不是就是C减小了。

解释④：h增大，按照公式2代入L增大。这个与②一样，就是长度增加，电感增加，很好理解。

解释⑤：减小stub，为什么阻抗变大。虽然减小stub，L和C都在变化，但最主要的还是减小的LC谐振，S21和S11都能得到改善，阻抗也会随之变好。

以上的内容对于单孔都很好理解，然而，对于差分过孔，又会多引入一个变量，那就是差分过孔之间的间距。

⑥增大过孔间距，电容减小，阻抗变大；

解释⑥：差分过孔间距增大后，PN之间的电容减小，阻抗增大。

好了，铺垫做完了，来到今天的正题。研究差分过孔长度在工程应用中对高速信号的影响。

第二部分：普通走线差分过孔

现在的PCIe5.0信号速率达到32Gbps，已然已经普及到PC和服务器的各个平台。为了用户的扩展需求，各类连接器也是遍布全板，MCIO、OCP、PCIe Slot、包括M.2、SSD也走PCIe协议。这么多信号要出来，不换层是不可能的。那么，这一类走线的中间层换层过孔姑且就先叫它普通走线差分过孔。

如果只记住第一部分的结论④：过孔越长，阻抗越大是没用的，为什么？一个项目下来，板子多厚不光是硬件设计的事，还需要遵循结构的要求，很多时候都是结构占主导的，就是定死了板厚。你只能在这个板厚的基础上设计层数，所以你不可能通过增加板厚来增加过孔长度。之前看到某些书只扫描通孔长度的影响，随意改变板厚来说明过孔长度的影响，但是又不说清楚应用中怎么实现，这种对于新人来说就不太友好。所以正确的方法应该是需要研究出线在不同层的时候过孔阻抗的变化。无论你是在内层的哪一层出线，免不了都有stub，需要背钻，同样是背钻，是不是随意走哪一层都一样呢？那么我们固定stub为10mil，来分析是不是每一个内层出线都一样。

以一个20层板为例，选这个多层主要是因为内层多，这样可以更直观地看过孔长度的变化。