一、引言
随着服务器设计对带宽需求的不断增加，PCI Express（PCIe）已从第四代（Gen4，16Gbps）扩展到第五代（Gen5，32Gbps）。PCIe Gen5的单位间隔（UI）为31.25ps，并且与上一代一样使用85欧姆的通道阻抗。在16GHz时，端到端通道损耗为36dB。为了满足通道损耗要求，需要更好的PCB材料和/或电缆，以及优化的叠层和布局设计实践。
为了满足小UI要求，需要对诸如过孔和连接器等每个组件进行更好的阻抗控制和串扰最小化。
本文第二节介绍了服务器主板通道上PCIe Gen5的设计挑战。第三节分析并优化了几个通道参数。第四节对比了采用最优设计和常规设计实践的两种通道。第五节总结了结论。
二、服务器设计挑战
高速服务器为客户提供功能丰富、可配置和可定制的PCIe配置，这使得高速服务器设计通常很复杂。在机架式和刀片式服务器中，PCIe拓扑结构通常在连接根复合体与终端设备的路径中有多个板卡和电缆。服务器PCIe拓扑结构也很复杂，其中许多在其路径中有多个连接器和/或电缆。此外，服务器中的PCIe通道设计需要为CPU封装和AIC损耗预留通道损耗预算。在PCIe Gen4中，CPU封装损耗通常约为5dB，仅为服务器PCIe通道预留15dB的通道损耗预算。在PCIe Gen5中，CPU封装损耗为9dB，仅为服务器PCIe通道分配17.5dB的通道损耗预算。从PCIe Gen4到Gen5，奈奎斯特频率从8GHz翻倍至16GHz，但服务器设计的损耗预算从15dB增加到17.5dB。此服务器预算应涵盖PCB走线损耗、过孔损耗、连接器损耗、电缆损耗和交流电容器损耗。通道损耗要求非常严格，以至于每个通道参数都需要优化以使其损耗最小化。
三、设计优化
在这项研究中，分析了几个通道参数以优化PCIe Gen5通道。采用了具有8个信号层的20层叠层结构。芯层和半固化片厚度分别为5密耳和6密耳。总板厚为120密耳。除了顶层在引出区域周围有非常短的走线外，所有PCIe Gen5信号都在内层布线，并由两个相邻的接地（GND）层屏蔽。所有通道都保持10密耳的过孔短截线。
A. 不同过孔转换长度的插入损耗
如引言所述，PCIe Gen5通道的损耗预算并未随数据速率翻倍。因此，设计人员应明智地选择布线层，以使整体通道和过孔损耗在损耗预算范围内。对于采用中等损耗材料（Dk – 3.8，Df – 0.015）的20层叠层结构，每个过孔的损耗会因布线层的不同而有0.3dB或更大的差异。从图1可以看出，在16GHz时，Inner1过孔损耗为0.1dB，Inner8过孔损耗约为0.4dB。
图1. Inner1到Inner8转换的模拟插入损耗比较
B. 过孔反焊盘尺寸
反焊盘是指信号过孔与接地/电源平面之间的区域，这对于确保信号过孔不会与其他非信号层短路是必要的。反焊盘的大小和形状将决定阻抗不连续性。在高速数据速率下，由于各层因平面而具有不同的电容，其阻抗也相应不同，因此不能对所有过孔转换采用相同的反焊盘，如图2(B)所示。表1显示，优化阻抗是反焊盘（Ap）、信号到地距离（Sg）、过孔间距（Vp）和材料特性共同作用的结果，如图2(A)所示。
图2. (A) 差分对过孔的俯视图 (B) 不同层转换的模拟阻抗图
表1. 不同信号层的阻抗变化
C. 接地过孔
需要在PCIe信号转换过孔附近放置接地过孔，以获得良好的信号返回路径和串扰屏蔽。在PCIe Gen4中，通常两个对称的接地过孔就足够了。在这项研究中，分析了两个和四个相邻接地过孔结构，以了解它们的串扰屏蔽性能。三种结构如图3所示，它们的FEXT比较如图4所示。结构（A）和（B）在PCIe转换过孔附近有2个接地过孔，但它们的接地过孔位置不同。由于结构（A）在DIFF1和DIFF3对之间有两个接地过孔，所以它在DIFF1和DIFF3之间具有更好的抗串扰能力。另一方面，结构（B）在DIFF1和DIFF2之间具有更好的串扰性能。然而，与两个接地过孔结构相比，四个接地过孔结构（C）具有最佳的串扰性能。
D. 表面贴装（SMT）接地焊盘上的接地过孔
表面贴装（SMT）连接器因其更好的损耗性能而更适合PCIe Gen5通道。如图5所示，建议在所有接地连接器引脚的“跟部”和“趾部”两侧添加两个接地过孔。然而，由于布线空间限制，一些接地引脚可能无法设置两个接地过孔，并且一些接地过孔无法放置在靠近连接器接地引脚的位置。本节使用仿真数据展示了几种不同接地过孔图案的信号完整性（SI）风险。图5展示了本文分析的不同接地过孔图案，包括（a）不同位置的单个接地过孔、（b）不同位置的两个接地过孔和（c）四个接地过孔结构。通过不同的接地过孔数量和位置，在图6中比较了相邻两对PCIe之间插入一对PCIe信号时的FEXT情况。从观察结果来看，单个接地过孔在FEXT上的谐振峰值大约在30GHz左右。在两种接地过孔结构中，如果接地过孔不能放置在靠近连接器焊盘的位置，也无法获得良好性能。最佳模式是在距离连接器接地焊盘两侧10mil/40mil的位置放置4个接地过孔。
图3. 不同转换过孔图案的对比。
图4. 不同转换过孔图案之间模拟的远端串扰（FEXT）对比。
图5. （A）在内侧放置单个接地过孔，（B）在两侧各放置两个接地过孔，（C）在两侧各放置四个接地过孔。
图6. 图5中三种结构的模拟插入损耗和远端串扰（FEXT）对比。
E. 密集引脚区域的串扰
如果芯片的PCIe引脚布局不在芯片边缘，而是在内侧区域，那么这些PCIe信号就需要穿过密集引脚区域到达外侧开阔区域。在密集引脚区域，PCIe信号走线不应穿过另一对不同的过孔。在图7中，两个黄色圆圈是一对PCIe（差分对1，即DIFF1）的正/负引脚，而另一对PCIe（蓝色线表示的差分对2，即DIFF2）穿过了差分对1的正/负引脚。另一对（差分对3，即DIFF3）则没有穿过差分对1的正/负引脚。可以预料到，这两对差分对（差分对1和差分对2）之间的串扰会比（差分对1和差分对3）之间的串扰高得多。仿真结果如图8所示，可以看到差分对1和差分对2之间的串扰比差分对1和差分对3之间的串扰大约高出5dB。当信号穿过密集的球栅阵列（BGA）引脚区域时，可以通过合理选择层来降低串扰，这样就能减少过孔串扰，并且可以通过在BGA信号过孔周围选择合适的接地图案来降低串扰。
图7. 引脚区域内的差分对。
图8. 引脚区域内走线的模拟近端串扰（NEXT）。
四、最优通道与常规通道
本节使用两个PCIe通道来展示最优和常规通道设计在眼图张开度上的差异。最优通道采用了第三节中的所有最佳设计实践，而常规通道则采用常规设计实践。单个通道模型被级联以得到如图9所示的通道模型。该通道是一个PCIe Gen5 Tx通道，包括一个适配器、一个交流电容和两个PCIe连接器。平面和适配器上的走线长度分别为4英寸和2英寸。最优通道使用Inner1过渡过孔、5密耳的芯层和6密耳的预浸料。连接器和过渡过孔有4个相邻的接地过孔。常规通道使用Inner8布线、3密耳的芯层和4密耳的预浸料。连接器和过渡过孔只有2个相邻的接地过孔。两个通道的走线长度相同。级联模型显示，与常规通道相比，最优通道的损耗低3dB，远端串扰（FEXT）和近端串扰（NEXT）低10dB。两个通道的眼图如图10所示，最优通道的（眼高/眼宽）为（37.0mV / 15.8ps），常规通道为（7.0mV/7.8ps）。
图9. PCIe Gen – 5通道拓扑结构。
图10. （A）常规通道与（B）最优通道之间的对比。
在本文中，对若干通道参数进行了优化，以降低其损耗、反射和串扰。在PCIe Gen5数据速率下，任何通道的不完善之处都可能开始对信号完整性（SI）的稳健性产生巨大影响。对PCIe通道的各个方面进行优化对于成功的设计而言至关重要。