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随着PCI SIG委员会于2019年5月发布PCI Express基础规范，高速差分信号（如PCI Express）已从4.0版本升级至5.0版本。PCIe 3.0的速率为8Gbps，PCIe 4.0为16Gbps，而PCIe 5.0则达到32Gbps。根据PCI SIG的定义，各版本的总通道插入损耗预算如下：PCIe 3.0在4GHz时为23.5 dB，PCIe 4.0在8GHz时为28 dB，PCIe 5.0在16GHz时为36 dB。低损耗材料是补偿印刷电路板上信号衰减的关键因素。
低损耗材料通常根据其损耗性能分为不同类别，定义材料损耗水平的方法各不相同。下表展示了一种分类示例，表中列出的数值定义了该类型材料的最大损耗要求（单位：dB/in），该损耗在IPC-TM-650方法2.5.5.12A规定的普通实验室条件下（23°C ±2°C [73.4°F ±3.5°F]）测量得出。
根据上述定义，考虑典型的PCIe拓扑结构（从主机控制器到位于转接卡上的标准扩展卡设备），例如：PCIe 3.0使用中损耗材料时，最大支持16in布线长度；PCIe 4.0使用低损耗材料时，最大支持13.5in；而PCIe 5.0使用超低损耗材料时，仅支持约10in。即使将PCB材料升级至超低损耗，PCIe 5.0的布线长度仍比前几代产品更短。所有设计师面临的问题是：如何从设计角度延长布线长度，并降低PCB材料等级以节约成本？
接下来重点研究带状线，因为PCIe 4.0和5.0等高速布线主要采用带状线结构。首先，通过测量数据的相关性案例，验证传输线仿真工具的有效性；然后，从设计角度讨论三个基于叠层的赋能因素，以改善损耗；接着，生成展示不同芯层厚度（3mil、4mil和5mil）带来的损耗收益和PCIe 5.0解决方案延伸的图谱；随后，呈现PCIe 5.0板级布线的案例研究；最后，分析并缓解5mil芯层带来的三个板级设计副作用。研究结果不仅可用于优化PCIe 5.0设计，还能在设计初期指导PCIe 4.0、UPI、以太网的损耗优化和长度延伸。
PCB损耗控制分为两个步骤：一是制作损耗测试片，二是根据特定的叠层、阻抗和几何结构，进行损耗仿真与测量的相关性分析。图1展示了一个中损耗材料的带状线相关性案例，其中芯层/半固化片厚度为4/12mil，差分线宽和间距分别为5.3mil和6.2mil，铜箔重量为1盎司。仿真结果略差于测量结果，也就是说，仿真结果可以覆盖测量结果的最坏情况。
带状线的PCB损耗是叠层线宽、线间距、芯层半固化片厚度、铜厚、PCB材料电性能（介电常数Dk、损耗角正切Df）以及铜箔厚度和粗糙度的函数，如以下公式(1)所示：
PCB loss =f (core_h, pp_h, cu_h, tw, ts, Dk, Df, Cu _roughness) (1)
本章将从叠层设计和PCB材料角度，研究影响损耗的几个关键因素。
布线间距通常定义为线宽与线间距之和（间距=线宽+线间距）。图2以介电常数Dk=3.6、损耗角正切Df=0.0043、芯层/半固化片厚度为3/6mil的材料为例，表明随着布线间距的增加，带状线损耗会降低。其中，线宽和线间距会进行调整，以保持85欧姆的阻抗不变。在此案例中，当间距从10mil增加到14mil时，损耗改善了5.8%，但需要多占用4mil的布线空间。当间距大于14mil时，损耗改善小于0.02 dB/in。综合考虑损耗改善效果和布线空间占用，11~14mil的间距是有效范围。
图2. 布线间距变化实现损耗优化的示例（Dk=3.6、Df=0.0043，芯层/半固化片厚度3/6mil）
受系统架构设计对尺寸和板厚的要求驱动，3mil和4mil芯层在当前基板设计中较为常见，且搭配不同的半固化片厚度。图3展示了芯层厚度从3mil到6mil、半固化片厚度从5mil到9mil时的损耗曲线。当芯层/半固化片厚度从3/6mil增加到5/6mil（铜箔重量为1盎司）时，损耗改善了17%。
图3. 芯层/半固化片厚度变化实现损耗优化的示例（Dk=3.6、Df=0.0043，间距13mil）
不同多层板中，带状线信号层常用0.5盎司和1盎司的铜箔。图4对比了带状线信号层采用0.5盎司和1.0盎司铜箔的情况，同时扫描芯层/半固化片厚度从3/3mil到4/6mil，间距为11.5mil。图中X轴的xy-z/m表示铜箔重量、芯层厚度、半固化片厚度和总带状线单元厚度。主要观察结果如下：
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1盎司、4/6mil芯层/半固化片的结构，在16GHz时比0.5盎司、3/3mil结构的损耗低0.37 dB/in；
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1盎司、3/3mil芯层/半固化片的结构，在16GHz时比0.5盎司、3/3mil结构的损耗低0.12 dB/in；
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优先选择1盎司、3/3mil芯层/半固化片的带状线结构，而非0.5盎司、3/4mil结构——例如，两者损耗相同，但前者可减少0.4mil的厚度。
通过上述因素可实现损耗改善：加宽布线间距、增加芯层/半固化片厚度以及采用1盎司铜箔，均能降低带状线损耗。
收集并对比了87种主流PCB材料的数据，包括40种中损耗材料、18种低损耗材料和29种超低损耗材料，并应用上述三个叠层因素，搭配3/6mil、4/5mil、5/6mil和6/6mil的芯层/半固化片组合。曲线E（E1、E2、E3、E4）代表采用3/6mil芯层/半固化片、11.4mil间距布线时，这些PCB材料的损耗值；曲线F（F1、F2、F3、F4）代表采用4/5mil芯层/半固化片、11.2mil间距布线时的损耗值；曲线G（G1、G2、G3、G4）代表采用5/6mil芯层/半固化片、13mil间距布线时的损耗值；曲线H（H1、H2、H3、H4）代表采用6/6mil芯层/半固化片、14mil间距布线时的损耗值。平均而言，从3/4mil芯层/半固化片改为4/5mil时，损耗可改善0.09-0.14 dB/in；从4/5mil改为5/6mil芯层/半固化片（13mil间距）时，损耗差值为0.11-0.17 dB/in；从5/6mil芯层/半固化片改为6/6mil芯层（14mil间距）时，损耗可进一步改善。
图5. 87种PCB材料在3/6、4/5、5/6mil芯层/半固化片及不同间距下的损耗优化图谱
为支持带有转接卡和标准扩展卡的典型PCIe 5.0拓扑结构，引言部分建议使用超低损耗材料时，布线长度为10in。图6显示，从3/6mil芯层/半固化片改为5/6mil芯层/半固化片后，平均可额外延伸2.6in的布线长度。具体而言，对于表2中采用3/6mil芯层/半固化片、满足超低损耗标准（0.96 dB/in）的材料，若采用5/6mil芯层/半固化片和13mil间距，可支持长达12.6in的布线长度，以适应更大尺寸的系统互连；或者在保持10in原始布线长度的情况下，将损耗要求从0.96 dB/in放宽至1.16 dB/in，据估计，此时PCB成本比例约为原始定义的0.7-0.9。
图6. 87种材料、3/6、4/5、5/6mil芯层/半固化片下PCIe 5.0拓扑结构的布线长度延伸图谱
表2. 用于长度延伸或PCB材料降级选择的损耗优化
应用上述赋能因素可获得损耗收益，但同时也需要考虑以下方面。以从3mil芯层改为5mil芯层的损耗改善案例为例。
从3mil芯层改为5mil芯层后，每个带状线结构的厚度增加2mil；如果有2个需要进行损耗优化的对称层，板厚将增加4mil。设计人员需要提前与系统设计师沟通，确认板厚增加是否可接受。
当间距从11.4mil改为13mil时，需要额外增加1.6mil的布线宽度，且差分对间间距也需要扩大和优化。建议采用以下布线策略来缓解这一问题：
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仅对长度超过8.3in的布线采用13mil间距——此时损耗达到最大通道损耗，其余短长度布线保持原始间距；
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通过分析，扫描并找到随通道长度变化的最小对间间距，以保持等效串扰。
5mil芯层会导致单端布线（如低速50欧姆或DDR 40欧姆结构）的线宽增加：50欧姆走线的线宽增加约0.7-1.7mil，DDR 40欧姆走线的线宽增加约0.6-2.3mil。缓解措施如下：
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字节间（byte-to-byte）间距减少3-3.5mil，这在整个DDR布线中是可行的；
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通过分析，尝试为低速布线采用55欧姆阻抗和窄几何结构，从而保持与3mil或4mil芯层相似的线宽，避免占用更多空间。
PCI Express从4.0版本升级至5.0版本的需求，推动了超低损耗材料的应用，但同时也缩短了通道长度。通过上述分析，本文研究了叠层因素以及如何实现PCIe 5.0的长度延伸。
带状线布线间距、芯层半固化片厚度和铜箔重量是影响损耗的三个关键因素。本文呈现的图谱可支持特定设计的损耗和材料选择，涵盖了当前行业中大量可用的PCB材料。从3mil芯层改为4mil芯层时，损耗平均改善0.09-0.14 dB/in；从4mil芯层改为5mil芯层时，损耗进一步平均改善0.11-0.17 dB/in。
对于带有转接卡和标准扩展卡的典型PCIe 5.0拓扑结构，本文展示了87种PCB材料的布线长度延伸图谱。示例表明，对于典型的超低损耗材料，布线长度可延伸2.6in，以支持更大尺寸的系统；或者，在保持原有布线长度的情况下，可降低PCB损耗要求，从而节省约10%-30%的PCB成本。
应用这些赋能因素后，本文讨论了板级设计中出现的几个副作用（芯层增厚、布线空间增加），并提出了缓解措施。案例表明，采用5/6mil芯层/半固化片和13mil间距是可行的，相比3/6mil芯层/半固化片，布线长度可延伸2.6in，具体如下表3所示。
表3. 采用5mil芯层实现PCIe长度延伸的板级实现案例
上面的讨论和案例可用于快速评估损耗优化、长度延伸和PCB材料选择，并提供查询表。建议板级和系统设计师根据具体需求，实施相应的长度延伸赋能措施和板级实现方案。